¿Qué es el proceso de CI de las instituciones de inversión?
Primera etapa, preparación del diseño
1. Análisis de la demanda: estudio de mercado, comparación con las funciones de los chips funcionales.
2. Arquitectura fija: Elija la CPU adecuada, tipo de bus, varios tipos de IP (RAM, ROM, EEPROM, EFUSE, oscilador de cristal, PLL), interfaz (I2C, spi, uart, Jtag, swd). ),
Protocolos, algoritmos, guardianes, temporizadores, interrupciones, gestión de reinicio de reloj, gestión de energía, circuitos analógicos (tensión de alimentación, ADC, bomba de carga, FET).
3. Escriba documentos: describa la función en general, dibuje la arquitectura del sistema y el diagrama de salto del estado del sistema, describa las funciones y registros de cada módulo en detalle y proporcione diagramas de diseño funcional y diagramas de tiempo.
La segunda etapa, implementación del plan
1. Implementación del código: de acuerdo con el plan de diseño especificado en la etapa de preparación del diseño anterior, el ingeniero completa la implementación del código dentro del tiempo especificado. .
Durante el proceso de implementación, debemos considerar: área, velocidad, adquisición de reloj, CDC, pestillo y otros puntos de diseño.
2. Simulación previa funcional: antes y durante la implementación del código, los ingenieros de verificación escriben casos de uso de verificación basados en cada punto de función en el plan de diseño, cuentan la cobertura y aseguran las ramas y líneas en el código.
Toggle, FSM, etc. están todos cubiertos.
La tercera etapa, análisis de series de tiempo
1. Síntesis: una vez completada la implementación del código y la simulación funcional, el archivo de restricciones de tiempo se crea de acuerdo con el plan de diseño y la síntesis. La herramienta se genera en función del archivo de restricción de tiempo.
2. Verificación de equivalencia: utilice herramientas equivalentes para comparar el código RTL y la lista de red completa para verificar si son consistentes.
3. Análisis de series de tiempo estático;
La cuarta etapa: ubicación y enrutamiento
1. Netlist y archivos de biblioteca: una vez completada la tercera etapa, el Layout House proporciona listas de red y archivos de biblioteca utilizados en el proceso de implementación de funciones, que incluyen:
A Procesamiento de PDK
B. /p>
Archivos de reglas de verificación (drc, ant, lvs)
Archivos técnicos d.QRC, nxtgrd
E Netlist y SDC
2. Imitación posterior a la función: después de proporcionar los archivos anteriores, la casa de diseño realizará PR y generará una lista de red con información de retraso y varios archivos SDF de esquina. Una vez que tenga la lista de red, deberá utilizar la lista de red funcional.
Comprobaciones de coherencia, análisis de tiempos estáticos y comprobación de si se han agregado puertas de respaldo a la lista de redes.
Luego utilice este archivo netlist y sdf para realizar una simulación posfuncional (el caso de prueba utiliza simulación pre y posfuncional). Si se descubre una infracción de sincronización, se debe analizar la causa de la infracción. Dependiendo del tipo de motivo de infracción, se puede solucionar modificando algunos códigos, ECO, mantenimiento PR, etc.
Si necesita modificar el código o ECO, después de la modificación, debe repetir el proceso de la tercera etapa y proporcionar una lista de red completa para la ubicación y el enrutamiento nuevamente. Después de que la empresa de diseño devuelva la lista de red y el SDF,
repita la inspección y simulación anteriores. Si se modifica el PR, la empresa de diseño lo modificará directamente. Después de que la casa de diseño devuelva la lista de red y el SDF, se repiten las comprobaciones y simulaciones anteriores.
3. Verificación de equivalencia: después de obtener la lista de red, debe seguir los procedimientos y comparar la lista de red posterior a PR con la RTL para verificar si el diseño es consistente.
4. Verificación de tiempo: después de PR, ejecute post pt nuevamente usando la lista de red, el archivo spef y sdc proporcionados por la empresa de diseño. Nota:
Establezca el reloj de propagación [todos los relojes]
Comente set_ideal_network al mismo tiempo. Luego analice el informe de series de tiempo. Si el resultado no coincide con el informe de sincronización proporcionado por el RP, averigüe dónde está la diferencia y limpie la infracción de sincronización.
Etapa 5: Firma
1. Revisión: una vez completados los pasos anteriores, llame a los diseñadores relevantes para que los revisen juntos y se aseguren de que todos los diseños sean correctos.
A. Confirmar que todas las funciones sean consistentes con el plan de diseño.
B. Confirmar que el estímulo de simulación cubre todos los puntos de función.
C. Confirme el GDS, las conexiones de pines, la fuente de alimentación y las relaciones de sincronización de todas las IP.
D. Confirme el nombre, la dirección y el ancho de bits de los puertos D2A y A2D.
Solo cuando los elementos anteriores estén correctamente confirmados podremos proceder con la cinta de salida.