¿Cómo se diseña el diagrama del circuito de la CPU?
Con el desarrollo de la tecnología, los chips semiconductores se están integrando cada vez más y los sistemas diseñados son cada vez más complejos y más grandes, con mayores requisitos de rendimiento y mayor consumo de energía. , lo que trae nuevos desafíos a los ingenieros de diseño de chips y fabricantes de EDA. Los métodos de diseño de chips también han cambiado, desde las primeras etapas de diseño manual, diseño asistido por computadora, ingeniería asistida por computadora y diseño de automatización electrónica hasta la etapa de chip del sistema.
1. Definición de diseño y código RTL integral. La definición del diseño describe la estructura general, las especificaciones, las divisiones de los módulos, las interfaces utilizadas, etc. Luego, los diseñadores diseñan módulos basados en los módulos funcionales divididos por diseño de hardware o reutilizan núcleos IP existentes. El lenguaje de descripción de hardware se usa generalmente para describir el comportamiento del circuito en el nivel de transferencia de registro, y Verilog/VHDL se usa para describir la relación de conexión entre cada unidad lógica y la relación de conexión entre el puerto de entrada/salida y la unidad lógica. La lista de red a nivel de puerta utiliza unidades lógicas para describir el circuito, utiliza instancias para formar el circuito y define la estructura jerárquica del circuito. Pre-simulación, también conocida como simulación de nivel RTL o simulación funcional. El simulador HDL verifica si la función lógica del circuito es válida. En la presimulación, normalmente no hay nada que ver con la implementación del circuito específico ni información de sincronización.
2. Síntesis lógica. Establezca un entorno de diseño y síntesis, ingrese el código fuente RTL en una herramienta de síntesis, como un compilador de diseño, agregue restricciones al diseño y luego realice una síntesis lógica en el diseño para obtener una lista de red a nivel de puerta que cumpla con los requisitos de diseño. La lista de red a nivel de puerta se puede almacenar en formato ddc. La síntesis lógica de circuitos generalmente consta de tres pasos: transformación, optimización lógica y mapeo. Primero, convierta el código fuente RTL a ecuaciones booleanas generales (formato GTECH). El proceso de optimización lógica intenta completar la combinación de unidades de biblioteca para que el circuito combinado pueda cumplir mejor con la función de diseño, los requisitos de tiempo y área. Finalmente, las unidades lógicas de la biblioteca de proceso objetivo se asignan a una lista de red a nivel de puerta; Requiere la tecnología de proceso de los fabricantes de semiconductores. La biblioteca obtiene la latencia de cada celda lógica al mapear el diagrama del circuito. Los resultados de la síntesis incluyen temporización y área del circuito.
3. Planificación del trazado. Después de obtener la lista de red a nivel de puerta, ingrese los resultados en JupiterXT para la planificación del diseño. La planificación del diseño incluye el diseño de macroceldas, síntesis y análisis de redes eléctricas, análisis de comunicaciones, optimización del diseño y análisis de tiempos.
4. Disposición y optimización de la unidad. El diseño y la optimización de la unidad definen principalmente la ubicación de ubicación de cada unidad estándar y la optimizan en función de la ubicación de ubicación. Las herramientas EDA admiten ampliamente la síntesis física, unifican el diseño y la optimización con la síntesis lógica, introducen información de conexión real y reducen la cantidad de iteraciones necesarias para el cierre de tiempo. Ingrese el diseño y la lista de red a nivel de puerta del diseño en una herramienta de síntesis física, como un compilador físico, para la síntesis y optimización física. En las PC, los diseños se pueden optimizar en términos de sincronización, consumo de energía, área y enrutabilidad para lograr la mejor calidad de resultados.
5. Análisis de temporización estática (STA), verificación formal (FV) e inserción de circuito de testabilidad (DFT).
El análisis de tiempo estático es un método de análisis detallado. Al analizar y extraer la información de retardo de todas las rutas en el circuito, calculamos el retraso de la señal en la ruta de temporización y descubrimos si el tiempo de configuración y el tiempo de espera cumplen con los requisitos y otros errores que violan las restricciones de temporización. El análisis de sincronización estática debe realizarse después de completar múltiples pasos, como la síntesis lógica, la optimización del diseño y el cableado del diseño de back-end.
La verificación formal es una verificación de equivalencia en funciones lógicas. Determina si dos diseños son iguales en funciones lógicas en función de la estructura del circuito. Se utiliza para comparar códigos RTL, listas de red a nivel de puerta y códigos RTL. Coherencia funcional antes y después de la modificación de la lista de redes a nivel de puerta.
Diseño para la capacidad de prueba. Los circuitos lógicos generalmente adoptan la estructura de capacidad de prueba de escaneo de cadenas de ancla, y los puertos de entrada/salida del chip adoptan la estructura de capacidad de prueba de escaneo de límites para aumentar la controlabilidad y observabilidad de los nodos internos del circuito. Generalmente, la inserción y optimización de los circuitos de anclaje de barrido se realizan después de la síntesis lógica o física.
6. Optimización post-layout, síntesis de árbol de reloj y diseño de cableado. Sobre la base de la síntesis física, las herramientas Astro se pueden utilizar para optimizar aún más el diseño de posproducción. Según el diseño optimizado, el árbol del reloj se enruta de forma integral. En cada etapa del diseño, Astro considera cuestiones como la sincronización, la señal, la integridad de la energía, la optimización del área y la congestión de las rutas. Puede integrar la optimización física, la extracción de parámetros y el análisis en cada etapa del diseño y enrutamiento, resolviendo los problemas complejos e interconectados causados por efectos submicrónicos ultraprofundos en los diseños.
7. Extracción de parámetros parásitos. Extraiga los valores de resistencia y capacitancia parásitas resultantes de las interconexiones internas en el diseño. Esta información generalmente se convierte a un formato de retardo estándar y se vuelve a etiquetar en el diseño para el análisis de sincronización estática y la post-simulación. Utilizando el diseño diseñado, utilice una herramienta de extracción de parámetros finales como Star-RCXT para extraer parámetros parásitos. Los parámetros parásitos se pueden diseñar para extraer parámetros RC y luego ingresarlos en herramientas de análisis de sincronización y potencia para analizar la sincronización y el consumo de energía.
8. Análisis post-simulación, temporización y consumo energético. La post-simulación también se denomina simulación a nivel de puerta, simulación de tiempo y simulación estándar inversa. Es necesario utilizar los parámetros de retardo precisos y la lista de red obtenidos después del cableado local para simular y verificar si la función y el tiempo de la lista de red son correctos. Por ejemplo, Primetime-SI puede realizar análisis de sincronización y análisis de integridad de la señal, análisis de retardo de diafonía, análisis de caída de IR y análisis de sincronización estática.
Según el análisis, si se encuentran rutas de violación del reloj en el diseño, Primetime-SI puede generar automáticamente archivos de reparación para herramientas de back-end como Astro. PrimePower tiene capacidades de análisis de energía a nivel de puerta que pueden verificar el consumo máximo de energía promedio en todo el diseño de IC, lo que ayuda a los ingenieros a seleccionar el paquete correcto, determinar la disipación de calor y confirmar el consumo de energía del diseño. Una vez que el diseño pasa el análisis de sincronización y consumo de energía, PrimeRail realiza un análisis de caída de voltaje estático y dinámico y un análisis de electromigración en el diseño basado en tecnologías como Star-RCXT, HSPICE, Nanosim y PrimeTime.
9. Revisión de ECO (orden de cambio de ingeniería). Cuando se descubren problemas de sincronización o errores lógicos en rutas individuales en las etapas finales de un diseño, es necesario modificar y redireccionar el diseño a pequeña escala. La modificación ECO solo modifica una pequeña parte del diseño y no afecta el diseño ni el cableado del resto del chip. La información de sincronización de otras partes permanece sin cambios.
10. Verificación física. La verificación física es una verificación de las reglas de diseño (DRC) del diseño y una comparación entre la lista de red del diagrama lógico y la lista de red del diseño (LVS). Ingrese el diseño en Hercules para una verificación física jerárquica para garantizar la coherencia entre el diseño y el diagrama del circuito, y para prevenir, descubrir y corregir problemas de diseño de manera oportuna. Entre ellos, DRC se utiliza para garantizar el rendimiento de fabricación y LVS se utiliza para confirmar si la estructura de la lista de red del diseño del circuito es consistente con su esquema de circuito original (lista de red). LVS puede comparar listas de red a nivel de dispositivo y nivel funcional, y también puede comparar parámetros de dispositivo, como ancho/longitud del canal del circuito MOS, valores de capacitancia/resistencia, etc.
Después de completar los pasos anteriores, el diseño se puede firmar y entregar a la fábrica de chips (tape-out).