Lanzamiento oficial del primer chip de 3 nm del mundo

La empresa estadounidense de chips Marvell dijo que el chip del centro de datos de la compañía basado en el proceso de 3 nanómetros (3 nm) de TSMC ha sido lanzado oficialmente. Según Marvell, los primeros bloques de construcción de silicio de la compañía en este nodo incluyen 112G XSR SerDes (serializador/deserializador), Long Reach SerDes, PCIe Gen6/CXL3.0SerDes e interconexión paralela de chip a chip de 240 Tbps.

Según Marvell, SerDes y las interconexiones paralelas actúan como canales de alta velocidad en chips para intercambiar datos entre chips o componentes de silicio dentro de chiplets. Junto con el empaquetado 2,5D y 3D, estas tecnologías eliminarán los cuellos de botella a nivel del sistema para avanzar en los diseños de semiconductores más complejos. SerDes también ayuda a reducir costos al reducir pines, rastros y espacio en el tablero. Los bastidores de centros de datos de hiperescala pueden contener decenas de miles de enlaces SerDes.

Según los datos que proporcionaron, la nueva interconexión paralela de chip a chip puede permitir transferencias de datos agregadas de hasta 240 Tbps, lo que es un 45 % más rápido que las alternativas disponibles para aplicaciones de empaquetado de múltiples chips. En otras palabras, la tasa de transferencia de interconexión equivale a descargar 10.000 películas de alta definición por segundo, aunque a una distancia de sólo unos pocos milímetros o menos.

Marvell integra sus tecnologías SerDes y de interconexión en sus soluciones de silicio emblemáticas, incluidos conmutadores Teralynx, PAM4 y DSP coherentes, dispositivos de capa física (PHY) de Alaska Ethernet, procesadores OCTEON, procesador de controles de almacenamiento Bravera y chipset Brightlane Automotive Ethernet. y ASIC personalizado. El paso al proceso de 3 nm permite a los ingenieros reducir el costo y el consumo de energía de los chips y sistemas informáticos manteniendo al mismo tiempo la integridad y el rendimiento de la señal.

3nm, el nuevo hito de TSMC

Según TSMC, la tecnología de proceso de 3 nm (N3) de la compañía será otra generación completa después de la tecnología de proceso de 5 nm (N5) cuando llegue la tecnología de proceso N3. se lance, será la tecnología de proceso más avanzada de la industria, con la mejor tecnología de PPA y transistores. En comparación con la tecnología de proceso N5, la densidad lógica de la tecnología de proceso N3 aumentará aproximadamente un 70 %, la velocidad aumentará entre un 10 % y un 15 % con el mismo consumo de energía, o el consumo de energía se reducirá entre un 25 % y un 30 % al mismo tiempo. velocidad.

Sin embargo, la ventana de proceso de N3 (el rango de parámetros que producen resultados definidos) es relativamente estrecha y puede no ser adecuada para todas las aplicaciones en términos de rendimiento. Y, a medida que los procesos de fabricación se vuelven más complejos, los tiempos de búsqueda de caminos, investigación y desarrollo son cada vez más largos, por lo que ya no vemos a TSMC y otras fundiciones crear un nodo completamente nuevo cada dos años.

Para N3, el ciclo de introducción del nuevo nodo de TSMC se ampliará a aproximadamente 2,5 años. Esto significa que TSMC necesitará ofrecer una versión mejorada de N3 para satisfacer las necesidades de sus clientes, que todavía buscan mejoras en el rendimiento por vatio y aumentos en la densidad de transistores cada año aproximadamente.

En el seminario técnico de 2022, TSMC también discutió cuatro procesos de fabricación derivados de N3 (un total de cinco nodos de 3 nanómetros): N3E, N3P, N3S y N3X. Todos se lanzarán en los próximos años. Estas variantes de N3 están diseñadas para proporcionar ventanas de proceso mejoradas, mayor rendimiento, mayor densidad de transistores y voltaje mejorado para aplicaciones de rendimiento ultraalto.

Entre ellos, N3E mejora el rendimiento, reduce el consumo de energía y aumenta la ventana de proceso, mejorando así el brillo. La compensación es una ligera reducción en la densidad lógica del nodo. En comparación con el N5, el N3E consumirá un 34 % menos de energía (a la misma velocidad y complejidad) o aumentará 18 veces el rendimiento (a la misma potencia y complejidad) y aumentará la densidad del transistor lógico en 1,6 veces.

Según los informes, TSMC lanzará N3P (una versión de su proceso de fabricación con rendimiento mejorado) y N3S (una versión de este nodo con densidad mejorada) en algún momento alrededor de 2024. Sin embargo, TSMC aún no ha revelado más información sobre estas variantes.

Para aquellos clientes que requieren un rendimiento ultraalto independientemente del consumo de energía y el costo, TSMC ofrecerá N3X, que es esencialmente el sucesor ideológico de N4X. Nuevamente, TSMC no reveló detalles sobre el nodo, aparte de decir que admitirá altas corrientes y voltajes de accionamiento.

Vale la pena mencionar que todas estas tecnologías de TSMC admitirán FinFlex, que es la característica de “salsa secreta” de TSMC que aumenta en gran medida la flexibilidad del diseño y permite a los diseñadores de chips optimizar con precisión el rendimiento, la funcionalidad y el consumo y el costo. . En pocas palabras, FinFlex permite a los diseñadores de chips adaptar con precisión sus componentes básicos para lograr un mayor rendimiento, una mayor densidad y un menor consumo de energía.

En aplicaciones prácticas, la tecnología FinFlex de TSMC permitirá a los diseñadores de chips mezclar y combinar diferentes tipos de celdas estándar dentro de un bloque para adaptar con precisión el rendimiento, el consumo de energía y el área. Para una estructura compleja como el núcleo de una CPU, esta optimización brinda muchas oportunidades para mejorar el rendimiento del núcleo y al mismo tiempo optimizar el tamaño del chip.

Sin embargo, debemos enfatizar que FinFlex no es un sustituto de la especialización de nodos (rendimiento, densidad, voltaje) porque las tecnologías de proceso tienen mayores diferencias que las bibliotecas o estructuras de transistores dentro de una sola tecnología de proceso, pero FinFlex parece un Buena manera de optimizar el rendimiento, la potencia y el costo del nodo N3 de TSMC. En última instancia, esta tecnología acercará la flexibilidad de los nodos basados ​​en FinFET a la de los nodos basados ​​en nanohojas/GAAFET, que ofrecerán un ancho de canal ajustable para un mayor rendimiento o un menor consumo de energía.

Samsung 3nm, amaneció

De hecho, mucho antes de que TSMC anunciara la producción en masa de 3nm, Samsung ya había anunciado que había conseguido la producción en masa del proceso de 3nm.

En junio de 2022, Samsung anunció que había comenzado la producción inicial del nodo de proceso de 3 nanómetros (nm) utilizando una arquitectura de transistores de puerta completa (GAA). El FET de canal multipuente (MBCFET) utilizado es la primera tecnología GAA adoptada por Samsung. Este proceso supera las limitaciones de rendimiento de FinFET, mejora la eficiencia energética al reducir el nivel de voltaje de la fuente de alimentación y también mejora el rendimiento al aumentar la capacidad de corriente del variador. .

La empresa también está empezando a utilizar transistores de nanohojas con chips semiconductores para aplicaciones informáticas de alto rendimiento y bajo consumo de energía, y tiene planes de expandirse a procesadores móviles.

Samsung dijo que el uso de nanohojas con canales más anchos con la tecnología patentada de la compañía puede lograr un mayor rendimiento y una mayor eficiencia energética en comparación con la tecnología GAA que utiliza nanocables con canales más estrechos. Utilizando la tecnología GAA de 3 nm, Samsung podrá ajustar el ancho del canal de las nanohojas para optimizar el consumo de energía y el rendimiento para satisfacer las diversas necesidades de los clientes.

Además, la flexibilidad de diseño de GAA es muy propicia para la cooptimización de la tecnología de diseño (DTCO), lo que ayuda a mejorar las ventajas de potencia, rendimiento y área (PPA). En comparación con el proceso de 5 nm, el proceso de 3 nm de primera generación puede reducir el consumo de energía hasta en un 45 %, mejorar el rendimiento en un 23 % y reducir el área en un 16 %, mientras que el proceso de 3 nm de segunda generación puede reducir el consumo de energía hasta en un 50 %. %, mejorar el rendimiento en un 30% y reducir el área en un 35%.

Como se mencionó anteriormente, a diferencia del proceso de TSMC, el de 3 nm de Samsung utiliza transistores GAA, lo que abre una nueva era.

Samsung ha estado trabajando en la tecnología 3nm/GAAFET desde que la anunciaron inicialmente en 2019. La tecnología de transistores GAA exclusiva de Samsung es FET de canal multipuente (MBCFET), una implementación basada en nanohojas. Los FET basados ​​en nanohojas son altamente personalizables, y el ancho de la nanohoja es una métrica clave para definir las características de potencia y rendimiento: cuanto mayor sea el ancho, mejor será el rendimiento (a potencias más altas).

Así, los diseños de transistores centrados en un bajo consumo de energía pueden utilizar nanohojas más pequeñas, mientras que la lógica que requiere un mayor rendimiento puede utilizar nanohojas más anchas.

En los primeros días del lanzamiento de 3 nm de Samsung, los expertos de la industria han estado criticando su tasa de rendimiento. Sin embargo, según los expertos de la industria, Samsung Electronics mejoró significativamente el lunes el nanochip de 3 nm más avanzado de la industria que produce para clientes sin fábrica. producir.

La persona familiarizada con el asunto dijo que el rendimiento de producción de Samsung del nodo de proceso de 3 nm de primera generación ha alcanzado un "nivel perfecto", pero no dio más detalles.

Anteriormente, los medios taiwaneses informaron que el rendimiento de producción del proceso de 3 nanómetros de TSMC llegaba al 85%, más que el de Samsung. Pero fuentes de la industria surcoreana restaron importancia al informe, diciendo que la cifra parecía exagerada. Dijeron que considerando que TSMC proporciona a Apple el programa de producción y entrega en masa de chips más pequeño de la industria, su rendimiento de producción es como máximo 50.

Según el medio, debido a su fallo en la primera generación de 3 nm, Samsung está invirtiendo fuertemente en la investigación y desarrollo del proceso de segunda generación.

El informe reveló que el proceso GAA de 3 nm de segunda generación de Samsung se producirá en masa en 2024. El proceso incorporará la estructura MBCFET y su rendimiento mejorará mucho. Aunque Samsung no compartió las diferencias estadísticas del nodo de 4 nm, en comparación con el proceso de 5 nm de la compañía, aún se espera que el GAA de 3 nm de segunda generación reduzca el consumo de energía hasta en un 50%, mejore el rendimiento en un 30% y reduzca el área del chip en 35%.

Los gigantes unen fuerzas para una batalla decisiva en 2 nm

Aunque Samsung y TSMC han pensado mucho en 3 nm, se puede ver en noticias pasadas y anuncios de fabricantes que todo el mundo parece No haber interesado en el proceso de 3 nm de primera generación. Por ejemplo, hubo rumores en el mercado de que Apple se convertiría en el único cliente del proceso de 3 nm de primera generación de TSMC. Sin embargo, el gigante americano no ha anunciado hasta el momento sus productos de 3 nm.

Se puede ver que es de conocimiento común en la industria que la primera generación de 3 nm no es optimista. Sin embargo, parece que la búsqueda de artesanía por parte del mercado no se ha detenido aún. Además de estas dos fundiciones, se informa que Intel también lanzará su nodo de proceso de 3 nm a finales de 2023. Y parece que han puesto la mira en los 2 nm.

Para entonces, el Intel20A (2 nm) de Intel marcará el comienzo de la era Angstrom, utilizando transistores GAA (RibbonFET) y tecnología PowerVia para mejorar las capacidades de retención de energía. El rival de Intel, TSMC, adoptará su nodo GAA de 2 nm en 2025, lo que le dará al fabricante de chips una ventaja cuando alcance los límites de la miniaturización. Además de las startups japonesas Rapidus y Samsung, que realizarán líneas de prototipos de 2 nm en 2025.

Para las empresas de chips, cómo afrontar los desafíos de diseño de chips y de costes será su principal prioridad durante muchos años.