¿Qué es el nivel pcml?

pcml es un estándar diferencial para interfaces de ultra alta velocidad. pcml requiere un ccio de 3,3 V y una resistencia de terminación de 100 Ω entre los dos buffers de entrada. Además, cada traza de entrada requiere una resistencia de 50 Ω para VTT y cada traza de salida requiere una resistencia de 100 Ω para VTT. No es necesario ingresar un voltaje de referencia.

PCML es un estándar diferencial utilizado para la interfaz de alta velocidad. PCML requiere un CCIO V de 3,3 V y una resistencia de terminación de 100 entre las dos pistas en el búfer de entrada. Además, cada pista de entrada requiere una. Resistencia de 50 a V TT y cada traza de salida requiere una resistencia de 100 a V TT. No se requiere voltaje de referencia de entrada.

Protocolo de puente

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El estándar HyperTransport I/O (anteriormente conocido como Fast Data Transfer o LDT) es un estándar de interfaz de E/S diferencial de alta velocidad y alto rendimiento VCCIO de 2,5 V. Este estándar se utiliza principalmente en redes de alto rendimiento, telecomunicaciones, sistemas integrados, electrónica de consumo y equipos de interconexión a Internet. El estándar HyperTransport I/O es un estándar punto a punto. Cada bus HyperTransport consta de dos enlaces unidireccionales punto a punto. El ancho de cada enlace varía de 2 a 32 bits.

2. LVPECL

El estándar de E/S LVPECL es un estándar de interfaz diferencial VCCIO de 3,3 V, utilizado principalmente en equipos como procesamiento de gráficos de vídeo, telecomunicaciones, comunicaciones de datos y distribución de reloj. Este estándar de E/S LVPECL de oscilación de bajo voltaje y alta velocidad utiliza una fuente de alimentación positiva, que es similar a LVDS, pero su oscilación de voltaje de salida diferencial es mayor que la de LVDS.

3. PCML

El estándar de E/S PCML es un estándar de interfaz de E/S diferencial de 3,3 V VCCIO de alta velocidad y bajo consumo que se utiliza habitualmente en aplicaciones de redes y telecomunicaciones. . En comparación con el estándar LVPECL I/O, logra un mejor rendimiento y un menor consumo de energía. El estándar PCML es muy similar al estándar LVPECL, pero PCML tiene una variación de voltaje menor, lo que resulta en tiempos de conmutación más rápidos y un menor consumo de energía.

4. HSTL diferencial (Clase I y II)

El estándar de E/S HSTL diferencial se utiliza principalmente para dispositivos que operan en el rango de conmutación lógica HSTL de 0,0-1,5 V, como Interfaz de reloj de memoria con velocidad de datos cuádruple (QDR). La especificación HSTL diferencial es la misma que la especificación HSTL de un solo extremo y especifica que el rango de voltaje de entrada es - 0,3 V ≤ VI ≤ VCCIO 0,3 V. El estándar de E/S HSTL diferencial solo se aplica a los relojes de entrada y salida.

5. SSTL-2 Diferencial (Clase I y II)

El estándar de E/S diferencial SSTL-2 es un estándar de bus de memoria de 2,5 V utilizado principalmente para datos dobles de alta velocidad. Interfaz SDRAM de velocidad (DDR). Este estándar define las especificaciones de entrada y salida de dispositivos que operan en el rango de conmutación lógica SSTL-2 de 0-2,5 V. Esta norma mejora el desempeño operativo en situaciones donde el autobús debe estar aislado de grandes sucursales. El estándar SSTL-2 estipula que el rango de voltaje de entrada es - 0.3V≤ VI≤VCCIO 0.3V. Los niveles de entrada y salida de los dispositivos FPGA son compatibles con este estándar.

El estándar de E/S diferencial SSTL-2 solo funciona con relojes de salida.